Cours de conception de circuits numériques complexes

Leçon 1 • Minimisation par tableau de Karnaugh

Enseigne le regroupement sur tableau de Karnaugh pour les fonctions de deux à cinq variables, y compris les conditions indifférentes. Produit des expressions SOP et POS minimisées prêtes pour la conception au niveau des portes.

Leçon 2 • Portes logiques de base et tables de vérité

Examine les portes ET, OU, NON, NAND, NOR, XOR et XNOR avec leurs tables de vérité. Relie le comportement des portes aux expressions booléennes utilisées tout au long du cours.

Leçon 3 • Méthode tabulaire de Quine-McCluskey

Étend la minimisation aux fonctions à six variables ou plus en utilisant une réduction tabulaire systématique. Complète les tableaux de Karnaugh pour une synthèse logique adaptable à l'automatisation.

Leçon 4 • Fondamentaux de l'algèbre booléenne

Introduit les postulats, théorèmes et la simplification algébrique booléenne. Fournit la boîte à outils mathématique pour réduire les expressions logiques avant leur mise en œuvre.

Leçon 1 • Analyse et élimination des aléas

Identifie les aléas statiques et dynamiques dans les réseaux combinatoires et ajoute des termes de consensus pour les éliminer. Prépare les apprenants à une mise en œuvre de circuit sans parasite.

Leçon 2 • Multiplexeurs et démultiplexeurs

Construit des arbres de multiplexeurs de 2 vers 1 à 16 vers 1 et des réseaux de démultiplexeurs. Montre comment la logique à multiplexeurs met en œuvre efficacement des fonctions booléennes arbitraires.

Leçon 3 • Additionneurs et soustracteurs

Construit des demi-additionneurs, des additionneurs complets, des additionneurs à propagation de retenue et des soustracteurs. Relie le matériel arithmétique aux représentations des nombres binaires du chapitre 1.

Leçon 4 • Comparateurs et convertisseurs de code

Conçoit des comparateurs de magnitude et des convertisseurs binaire-Gray, BCD-binaire. Renforce la minimisation booléenne en l'appliquant à des circuits pratiques de conversion de données.

Leçon 1 • Types de bascules déclenchées par front

Couvre les bascules D, JK, T et SR avec les paramètres temporels de temps de préparation, de maintien et de propagation. Relie le choix de la bascule aux contraintes de conception synchrone introduites plus tard.

Leçon 2 • Verrous et leurs limitations

Analyse les verrous SR, D et JK avec leurs équations caractéristiques et leurs états interdits. Motive le besoin de bascules déclenchées par front dans la conception synchrone.

Leçon 3 • Techniques de conversion de bascules

Dérive la logique de conversion entre les types de bascules à l'aide des tables d'excitation. Permet aux concepteurs de mettre en œuvre toute fonction séquentielle avec le matériel de bascules disponible.

Leçon 1 • Synthèse de la logique d'état suivant et de sortie

Dérive les équations d'état suivant et de sortie à partir des tables d'états codées en utilisant les tableaux de Karnaugh. Produit la mise en œuvre complète de la machine d'états finis au niveau des portes ou des bascules.

Leçon 2 • Vérification et simulation de la machine d'états finis

Valide le comportement de la machine d'états finis par la simulation de diagramme temporel et les tests de transition d'état. Confirme le fonctionnement correct avant la mise en œuvre matérielle.

Leçon 3 • Stratégies de codage d'état

Compare les stratégies d'affectation binaire, code Gray, unaire et codée par sortie. Le choix du codage affecte directement la complexité de la logique d'état suivant et les performances temporelles.

Leçon 4 • Notions de base sur le diagramme d'états et la table d'états

Traduit les descriptions en mots en diagrammes d'états et en tables d'états tabulaires. Établit le modèle formel de machine d'états finis qui pilote toutes les étapes de conception séquentielle ultérieures.

Leçon 1 • Détecteurs et générateurs de séquence

Met en œuvre des détecteurs de séquence à base de registres à décalage et des générateurs de séquence pseudo-aléatoire. Applique les connaissances sur les machines d'états finis et les registres à décalage à des tâches de reconnaissance de motifs.

Leçon 2 • Configurations des registres à décalage

Couvre les registres à décalage SISO, SIPO, PISO et PIPO avec les modes série et parallèle. Relie les opérations de décalage aux applications de communication série et de conversion de données.

Leçon 3 • Conception de compteur synchrone

Conçoit des compteurs synchrones binaires, BCD et à module arbitraire en utilisant les méthodes de machine d'états finis. Renforce le codage d'état et la logique d'état suivant du chapitre 4.

Leçon 4 • Compteurs à propagation et asynchrones

Analyse le délai de propagation et le comportement parasite des compteurs à propagation. Met en contraste les conceptions asynchrones avec les alternatives synchrones pour guider un choix approprié.

Leçon 1 • Circuits de division et de reste

Couvre les algorithmes de division par restauration et non par restauration et leurs implémentations matérielles. Complète l'ensemble des quatre opérations arithmétiques nécessaires à une UAL fonctionnelle.

Leçon 2 • Arithmétique à virgule fixe et BCD

Étend l'arithmétique binaire aux fractions à virgule fixe et à l'addition BCD avec ajustement décimal. Aborde les formats numériques utilisés dans les systèmes informatiques embarqués et financiers.

Leçon 3 • Architecture de l'unité arithmétique et logique

Intègre les fonctions d'addition, de logique et de décalage dans une UAL paramétrée avec contrôle par code opération. Applique la sélection de fonctions à base de multiplexeurs du chapitre 2.

Leçon 4 • Architectures d'additionneurs rapides

Compare les structures d'additionneurs à anticipation de retenue, à sélection de retenue et à économie de retenue pour la vitesse. S'appuie sur les additionneurs à propagation de retenue du chapitre 2 pour atteindre des fréquences d'horloge plus élevées.

Leçon 1 • Principes de la mémoire dynamique RAM

Explique le stockage de charge de la cellule DRAM, les besoins de rafraîchissement et les modes d'accès par salve. Met en contraste les avantages de densité de la DRAM avec la vitesse de la SRAM pour la sélection au niveau du système.

Leçon 2 • Types de ROM et mise en œuvre logique

Couvre les structures de la ROM à masque, PROM, EPROM et EEPROM et leurs mécanismes de programmation. Montre comment la ROM met en œuvre des fonctions logiques combinatoires en tant que tables de correspondance.

Leçon 3 • Expansion et interfacage de la mémoire

Étend la largeur de mot et la profondeur d'adresse en utilisant le décodage de sélection de puce et le groupement de banques mémoire. Prépare les apprenants à intégrer des sous-systèmes mémoire dans des conceptions numériques complètes.

Leçon 4 • Conception et fonctionnement de la mémoire statique RAM

Analyse la cellule SRAM 6T, les amplificateurs de détection et les cycles temporels de lecture et d'écriture. Fournit les bases pour comprendre la mémoire cache dans les systèmes processeurs.

Leçon 1 • Simulation fonctionnelle et bancs de test

Crée des bancs de test structurés avec des stimuli dirigés et aléatoires pour vérifier le comportement du système. Établit la discipline de simulation avant de s'engager dans une implémentation physique.

Leçon 2 • Mise en œuvre de l'unité de contrôle

Met en œuvre des unités de contrôle câblées et microprogrammées qui séquencent les opérations du chemin de données. Applique la conception de machine d'états finis du chapitre 4 pour générer les signaux de contrôle du chemin de données.

Leçon 3 • Partitionnement descendant du système

Décompose les spécifications complexes du système en hiérarchies de chemin de données et d'unité de contrôle. Applique une méthodologie de conception structurée pour gérer la complexité des circuits de grande taille.

Leçon 4 • Conception et intégration du chemin de données

Assemble les registres, l'UAL, les multiplexeurs et les bus dans un chemin de données opérationnel complet. Renforce l'interconnexion de tous les blocs combinatoires et séquentiels des chapitres précédents.