Cours d'architecture des ordinateurs

Leçon 1 • Logique Séquentielle et Machines d'États

Introduit les bascules, les registres et les machines à états finis qui stockent et séquencent les informations. Fait le pont entre la logique combinatoire et le concept d'état du processeur.

Leçon 2 • Architectures Von Neumann et Harvard

Compare les deux modèles architecturaux dominants qui régissent la façon dont les instructions et les données sont stockées et récupérées. Met en place le cadre pour les discussions sur le jeu d'instructions et la mémoire.

Leçon 3 • Histoire et Évolution de l'Informatique

Retrace l'informatique des calculateurs mécaniques aux processeurs modernes, en établissant les raisons des décisions architecturales. Fournit un contexte historique pour chaque concept introduit ultérieurement.

Leçon 4 • Systèmes de Numération et Représentation des Données

Explique les formats binaire, octal, hexadécimal et les formats de nombres signés utilisés à l'intérieur des processeurs. Ancre les apprenants dans la manière dont toutes les données sont physiquement encodées.

Leçon 1 • Types d'Instructions et Opérations

Catégorise les instructions arithmétiques, logiques, de transfert de données, de contrôle de flux et spéciales. Montre comment la couverture des opérations affecte les capacités du compilateur et du programmeur.

Leçon 2 • Rôles et Classification des ISA

Définit ce qu'une ISA spécifie et comment les philosophies RISC et CISC diffèrent dans leurs objectifs de conception. Établit le vocabulaire utilisé dans tous les chapitres sur la conception de processeurs.

Leçon 3 • Bases de la Programmation en Langage d'Assemblage

Traduit les concepts de l'ISA en codage pratique en assembleur, renforçant la connaissance du format des instructions et des modes d'adressage. Fournit une base pratique avant l'étude de la microarchitecture.

Leçon 4 • Formats d'Instructions et Encodage

Couvre les formats d'instructions à longueur fixe, variable et hybride et leur impact sur la complexité du décodage. Relie les choix d'encodage à l'efficacité du pipeline.

Leçon 1 • Fichier de Registres et Mémoire de Données

Explique l'organisation du fichier de registres, les ports de lecture/écriture et l'interface avec la mémoire de données dans le chemin de données. Relie les éléments de stockage au flux d'exécution des instructions.

Leçon 2 • Analyse des Performances de la Conception Monocyle

Mesure la période d'horloge, le CPI et le débit du processeur monocyle, exposant son inefficacité. Motive les techniques de pipeline introduites dans le chapitre suivant.

Leçon 3 • Conception de l'Unité de Contrôle

Dérive les signaux de contrôle à partir des champs opcode en utilisant des tables de vérité et une minimisation logique. Montre comment l'unité de contrôle orchestre chaque composant du chemin de données par instruction.

Leçon 4 • Conception et Opération de l'UAL

Construit des unités arithmétiques et logiques supportant l'addition, la soustraction et les opérations bit à bit avec détection de retenue et de débordement. Ancre la conception du chemin de données dans un matériel concret.

Leçon 1 • Aléas Structurels et Conflits de Ressources

Examine les conflits de ressources provenant de la mémoire partagée et des unités fonctionnelles et les résout par duplication ou ordonnancement. Complète la taxonomie des aléas pour la conception de pipelines.

Leçon 2 • Aléas de Données et Forwarding

Identifie les aléas RAW, WAR et WAW et les résout par des chemins de forwarding et l'insertion de bulles. Démontre comment le forwarding élimine la plupart des pénalités dues aux aléas de données.

Leçon 3 • Techniques Avancées de Pipeline

Étend le pipeline de base à des pipelines plus profonds, le superpipeline et la gestion des exceptions dans un pipeline. Prépare les apprenants aux concepts d'exécution superscalaire et hors-ordre.

Leçon 4 • Fondamentaux du Pipeline

Introduit le modèle de pipeline à cinq étages et explique comment le chevauchement des instructions augmente le débit. Établit les limites des étages et les registres inter-étages.

Leçon 1 • Mémoire Principale et Technologies de Stockage

Décrit l'organisation de la DRAM, les variantes de SDRAM et les caractéristiques des dispositifs de stockage, y compris les SSD. Complète l'image de la hiérarchie, du cache au stockage persistant.

Leçon 2 • Optimisation des Performances du Cache

Applique le préchargement, les caches victimes, le premier mot critique et les optimisations du compilateur pour réduire les pénalités de défaut de cache. Quantifie l'amélioration à l'aide de l'analyse AMAT.

Leçon 3 • Organisation et Mappage du Cache

Couvre les organisations de cache à correspondance directe, associative par ensemble et totalement associative, ainsi que leurs implications sur le taux de succès. Relie la politique de mappage à la complexité matérielle et aux performances.

Leçon 4 • Principes de la Hiérarchie Mémoire

Explique la localité de référence, les niveaux de hiérarchie et le compromis coût-capacité-vitesse qui guide la conception de la hiérarchie. Cadre toutes les discussions ultérieures sur le cache et la mémoire.

Leçon 1 • VLIW et Parallélisme Ordonnancé par le Compilateur

Oppose l'exécution hors-ordre centrée sur le matériel aux approches VLIW pilotées par le compilateur pour l'exploitation de l'ILP. Évalue la densité de code, la compatibilité binaire et la complexité de l'ordonnancement.

Leçon 2 • Algorithme de Tomasulo et Stations de Réservation

Explique le renommage de registres via les stations de réservation et comment l'algorithme de Tomasulo permet l'exécution hors-ordre. Résout dynamiquement les aléas WAR et WAW.

Leçon 3 • Tampon de Réordonnancement et Exceptions Précises

Introduit le tampon de réordonnancement (ROB) pour valider les résultats dans l'ordre tout en exécutant hors-ordre. Garantit une sémantique d'exception précise dans les processeurs OOO.

Leçon 4 • Concepts de Parallélisme au Niveau des Instructions

Définit l'ILP, les dépendances vraies et fausses, et les limites théoriques de l'exécution parallèle des instructions. Établit la motivation pour les conceptions superscalaires et OOO.

Leçon 1 • Réseaux d'Interconnexion

Évalue les topologies de bus, crossbar, maillage, tore et fat-tree pour la latence, la bande passante et le coût. Relie la conception du réseau aux limites d'évolutivité des multiprocesseurs.

Leçon 2 • Architecture GPU et Parallélisme de Données

Examine la conception des multiprocesseurs de streaming GPU, l'exécution des warps et la hiérarchie mémoire pour les charges de travail parallèles de données. Oppose l'optimisation du débit GPU à l'optimisation de la latence CPU.

Leçon 3 • Protocoles de Cohérence de Cache

Explique le problème de cohérence dans les systèmes à mémoire partagée et implémente les protocoles d'écoute (snooping) et à répertoire. Relie le choix du protocole à l'évolutivité et au surcoût de trafic.

Leçon 4 • Taxonomie du Calcul Parallèle

Classifie les architectures parallèles à l'aide de la taxonomie de Flynn et distingue les modèles SIMD, MIMD et hybrides. Fournit un cadre pour évaluer toutes les conceptions de systèmes parallèles.

Leçon 1 • Intégration Système sur Puce

Examine la conception de SoC intégrant CPU, GPU, contrôleurs mémoire et E/S sur une seule puce. Évalue l'interconnexion sur puce, les domaines d'alimentation et les compromis de conception.

Leçon 2 • E/S Programmées, Pilotées par Interruptions et DMA

Compare les modes de transfert par scrutation (polling), par interruption et par DMA en termes d'utilisation du CPU et de débit. Montre quand chaque mode est approprié pour différentes vitesses de périphériques.

Leçon 3 • Fondamentaux des Systèmes d'E/S

Définit les caractéristiques des périphériques d'E/S, les débits de transfert et le rôle des contrôleurs dans l'abstraction du matériel. Établit les métriques de performance des E/S utilisées dans tout le chapitre.

Leçon 4 • Architecture des Bus et Protocoles

Analyse les conceptions de bus synchrones et asynchrones, les schémas d'arbitrage et les limitations de bande passante. Relie la conception des bus aux contraintes de performance au niveau système.