Cours de conception de circuits numériques complexes

Leçon 1 • Minimisation par tableaux de Karnaugh

Enseigne le regroupement sur tableau de Karnaugh pour les fonctions de deux à cinq variables, y compris les conditions indifférentes. Produit des expressions SOP et POS minimisées, prêtes pour la conception au niveau des portes.

Leçon 2 • Portes logiques de base et tables de vérité

Examine les portes ET, OU, NON, NAND, NOR, XOR et XNOR avec tables de vérité. Relie le comportement des portes aux expressions booléennes utilisées tout au long du cours.

Leçon 3 • Méthode tabulaire de Quine-McCluskey

Étend la minimisation aux fonctions de six variables ou plus en utilisant une réduction tabulaire systématique. Complète les tableaux de Karnaugh pour une synthèse logique automatisable.

Leçon 4 • Fondamentaux de l'algèbre de Boole

Présente les postulats, théorèmes et simplifications algébriques de Boole. Fournit la boîte à outils mathématique pour réduire les expressions logiques avant leur mise en œuvre.

Leçon 1 • Analyse et élimination des aléas

Identifie les aléas statiques et dynamiques dans les réseaux combinatoires et ajoute des termes de consensus pour les éliminer. Prépare les étudiants à une mise en œuvre de circuit sans impulsion parasite.

Leçon 2 • Multiplexeurs et démultiplexeurs

Construit des arbres de multiplexeurs de 2 vers 1 à 16 vers 1 et des réseaux de démultiplexeurs. Montre comment la logique des multiplexeurs met en œuvre efficacement des fonctions booléennes arbitraires.

Leçon 3 • Additionneurs et soustracteurs

Construit des demi-additionneurs, additionneurs complets, additionneurs à propagation de retenue et soustracteurs. Relie le matériel arithmétique aux représentations binaires des nombres du chapitre 1.

Leçon 4 • Comparateurs et convertisseurs de code

Conçoit des comparateurs de magnitude et des convertisseurs binaire-Gray et BCD-binaire. Renforce la minimisation booléenne en l'appliquant à des circuits de conversion de données pratiques.

Leçon 1 • Types de bascules déclenchées par front

Couvre les bascules D, JK, T et SR avec les paramètres temporels de préparation, de maintien et de propagation. Relie le choix de la bascule aux contraintes de conception synchrone introduites ultérieurement.

Leçon 2 • Verrous et leurs limitations

Analyse les verrous SR, D et JK avec leurs équations caractéristiques et leurs états interdits. Motive la nécessité des bascules déclenchées par front dans la conception synchrone.

Leçon 3 • Techniques de conversion entre bascules

Dérive la logique de conversion entre types de bascules à l'aide de tables d'excitation. Permet aux concepteurs de mettre en œuvre toute fonction séquentielle avec le matériel de bascules disponible.

Leçon 1 • Synthèse de la logique d'état suivant et de sortie

Dérive les équations d'état suivant et de sortie à partir des tables d'états codées à l'aide de tableaux de Karnaugh. Produit la mise en œuvre complète de la machine d'états finis au niveau des portes ou des bascules.

Leçon 2 • Vérification et simulation de la machine d'états finis

Valide le comportement de la machine d'états finis par simulation de diagramme temporel et test de transition d'état. Confirme le fonctionnement correct avant la mise en œuvre matérielle.

Leçon 3 • Stratégies de codage d'états

Compare les stratégies d'affectation binaire, code Gray, one-hot et codage par sortie. Le choix du codage affecte directement la complexité de la logique d'état suivant et les performances temporelles.

Leçon 4 • Bases du diagramme d'états et de la table d'états

Traduit des descriptions textuelles en diagrammes d'états et tables d'états tabulaires. Établit le modèle formel de machine d'états finis qui sous-tend toutes les étapes de conception séquentielle ultérieures.

Leçon 1 • Détecteurs et générateurs de séquence

Met en œuvre des détecteurs de séquence à base de registres à décalage et des générateurs de séquence pseudo-aléatoire. Applique les connaissances des machines d'états finis et des registres à décalage aux tâches de reconnaissance de formes.

Leçon 2 • Configurations des registres à décalage

Couvre les registres à décalage SISO, SIPO, PISO et PIPO avec modes série et parallèle. Relie les opérations de décalage aux applications de communication série et de conversion de données.

Leçon 3 • Conception de compteur synchrone

Conception de compteurs synchrones binaires, BCD et à module arbitraire en utilisant des méthodes de machines d'états finis. Renforce le codage d'états et la logique d'état suivant du chapitre 4.

Leçon 4 • Compteurs asynchrones et à propagation

Le délai de propagation et le comportement impulsionnel des compteurs à propagation

Leçon 1 • Circuits de division et de reste

Couvre les algorithmes de division par restauration et sans restauration ainsi que leurs implémentations matérielles. Complète l'ensemble des quatre opérations arithmétiques nécessaires à une unité arithmétique et logique fonctionnelle.

Leçon 2 • Arithmétique à virgule fixe et BCD

Étend l'arithmétique binaire aux fractions à virgule fixe et à l'addition BCD avec ajustement décimal. Aborde les formats numériques utilisés dans les systèmes informatiques embarqués et financiers.

Leçon 3 • Architecture de l'unité arithmétique et logique

Intègre les fonctions d'addition, logiques et de décalage dans une unité arithmétique et logique paramétrée avec contrôle par code d'opération. Applique la sélection de fonctions par multiplexeurs du chapitre 2.

Leçon 4 • Architectures d'additionneurs rapides

Compare les structures d'additionneurs à anticipation de retenue, à sélection de retenue et à économie de retenue pour la vitesse. S'appuie sur les additionneurs à propagation de retenue du chapitre 2 pour atteindre des fréquences d'horloge plus élevées.

Leçon 1 • Principes de la mémoire vive dynamique

Explique le stockage de charge de la cellule mémoire vive dynamique, les besoins de rafraîchissement et les modes d'accès en rafale. Met en contraste les avantages de densité de la mémoire vive dynamique avec la vitesse de la mémoire vive statique pour la sélection au niveau système.

Leçon 2 • La ROM met en œuvre des fonctions logiques combinatoires

Couvre les structures de ROM masquée, PROM, EPROM et EEPROM et leurs mécanismes de programmation. Montre comment la ROM implémente des fonctions logiques combinatoires en tant que tables de correspondance.

Leçon 3 • Extension et interfacage mémoire

Étend la largeur de mot et la profondeur d'adresse en utilisant le décodage de sélection de puce et le banc mémoire. Prépare les étudiants à intégrer des sous-systèmes mémoire dans des conceptions numériques complètes.

Leçon 4 • Conception et fonctionnement de la mémoire vive statique

Analyse la cellule mémoire vive statique 6 transistors, les amplificateurs de détection et les cycles temporels de lecture et d'écriture. Fournit les bases pour comprendre la mémoire cache dans les systèmes à processeur.

Leçon 1 • Simulation fonctionnelle et bancs de test

Crée des bancs de test structurés avec des stimuli dirigés et aléatoires pour vérifier le comportement du système. Établit une discipline de simulation avant de s'engager dans la mise en œuvre physique.

Leçon 2 • Mise en œuvre de l'unité de contrôle

Met en œuvre des unités de contrôle câblées et microprogrammées qui séquencent les opérations du chemin de données. Applique la conception de machine d'états finis du chapitre 4 pour générer les signaux de commande du chemin de données.

Leçon 3 • Partitionnement système descendant

Décompose les spécifications système complexes en hiérarchies de chemin de données et d'unité de contrôle. Applique une méthodologie de conception structurée pour gérer la complexité des grands circuits.

Leçon 4 • Conception et intégration du chemin de données

Assemble les registres, l'unité arithmétique et logique, les multiplexeurs et les bus en un chemin de données opérationnel complet. Renforce l'interconnexion de tous les blocs combinatoires et séquentiels des chapitres précédents.