Cours d'architecture informatique

Leçon 1 • Algèbre de Boole et portes logiques

Présente les lois et théorèmes de Boole ainsi que leur réalisation physique sous forme de portes logiques. Ce fondement mathématique est essentiel pour concevoir tous les circuits numériques abordés ultérieurement.

Leçon 2 • Structure de base d'un système informatique

Présente les principales unités fonctionnelles : CPU, mémoire, E/S et interconnexions. Établit le modèle de von Neumann comme architecture de référence du cours.

Leçon 3 • Histoire et évolution des ordinateurs

Retrace l'informatique des calculateurs mécaniques aux processeurs modernes. Fournit un contexte historique qui motive les décisions de conception architecturale étudiées tout au long du cours.

Leçon 4 • Métriques de performance et analyse comparative

Définit la fréquence d'horloge, le CPI, les MIPS et les FLOPS comme mesures quantitatives de la performance. Les étudiants apprennent à évaluer et comparer objectivement les systèmes informatiques.

Leçon 1 • Comparateurs et décaleurs

Construit des comparateurs de magnitude et des décaleurs barillet au niveau des portes. Ces circuits soutiennent les opérations de comparaison et de décalage requises par l'exécution des instructions.

Leçon 2 • Blocs combinatoires standards

Couvre les multiplexeurs, démultiplexeurs, codeurs et décodeurs comme modules combinatoires standards. Ces blocs apparaissent directement dans les conceptions d'UAL et d'unité de contrôle.

Leçon 3 • Circuits arithmétiques

Conçoit des demi-additionneurs, additionneurs complets, additionneurs à propagation de retenue et à anticipation de retenue. Les circuits arithmétiques forment le cœur calculatoire de toute UAL étudiée dans les chapitres ultérieurs.

Leçon 4 • Tables de Karnaugh et minimisation

Applique le regroupement par table de Karnaugh pour minimiser systématiquement les expressions booléennes. Les expressions minimisées réduisent le nombre de portes et le délai de propagation dans les conceptions matérielles.

Leçon 1 • Compteurs et circuits de temporisation

Conçoit des compteurs synchrones et asynchrones ainsi que des oscillateurs en anneau. Les compteurs pilotent les compteurs de programme, les temporisateurs et les séquenceurs d'adresses dans les conceptions de processeurs.

Leçon 2 • Conception synchrone et distribution d'horloge

Aborde la gigue d'horloge, la métastabilité et la conception de synchroniseurs dans les systèmes synchronisés. Une conception synchrone fiable est obligatoire avant d'étudier la temporisation des processeurs pipeline.

Leçon 3 • Registres et registres à décalage

Construit des registres à chargement parallèle et des registres à décalage série à partir de bascules. Les registres sont les principaux éléments de stockage de données dans tout chemin de données de CPU.

Leçon 4 • Conception de machines à états finis

Formalise les modèles de FSM de Mealy et Moore et le flux du diagramme d'états au circuit. Les FSM implémentent les unités de contrôle qui séquencent les opérations dans les pipelines de processeurs.

Leçon 1 • Types d'instructions et opérations

Catalogue les instructions de transfert de données, arithmétiques, logiques, de décalage et de contrôle de flux. Une taxonomie complète des instructions est requise pour concevoir une UAL et une unité de contrôle fonctionnelles.

Leçon 2 • Modes d'adressage

Explique l'adressage immédiat, par registre, direct, indirect, indexé et relatif. Les modes d'adressage déterminent comment les opérandes sont localisés et affectent les modèles d'accès mémoire.

Leçon 3 • Principes de conception de l'ISA

Couvre le format d'instruction, les types d'opérandes et les compromis de conception entre simplicité et expressivité. Les choix d'ISA déterminent directement la complexité du chemin de données et l'efficacité du compilateur.

Leçon 4 • Programmation en langage assembleur

Traduit les constructions de haut niveau en assembleur en utilisant une ISA représentative. La programmation pratique en assembleur solidifie la compréhension du codage des instructions et du flux d'exécution.

Leçon 1 • Conception et fonctionnement de l'UAL

Construit une UAL multifonction prenant en charge les opérations arithmétiques, logiques et de décalage avec des indicateurs d'état. L'UAL est le cœur calculatoire de tout chemin de données conçu dans ce chapitre.

Leçon 2 • Unités de contrôle microprogrammées

Implémente la logique de contrôle comme un microprogramme stocké dans une ROM de contrôle. La microprogrammation permet une extension flexible du jeu d'instructions et simplifie les séquences de contrôle complexes.

Leçon 3 • Conception de processeur multi-cycles

Divise l'exécution des instructions en plusieurs cycles plus courts pour améliorer la fréquence d'horloge. La conception multi-cycles introduit le contrôle par machine d'états et les concepts de partage de ressources.

Leçon 4 • Fichier de registres et chemins de données

Conçoit un fichier de registres multi-ports et trace le flux de données à travers les étapes de chargement, décodage, exécution et réécriture. Le câblage du chemin de données détermine la latence des instructions et les conflits de ressources.

Leçon 1 • Aléas structurels et conflits de ressources

Examine les conflits mémoire et d'unités fonctionnelles qui surviennent du partage des ressources du pipeline. L'analyse des aléas structurels guide les décisions concernant la duplication des ressources et l'ordonnancement.

Leçon 2 • Principes fondamentaux du pipeline

Présente les étages du pipeline, les registres inter-étages et le modèle de débit idéal. La compréhension du cas idéal établit la base de référence à partir de laquelle les coûts des aléas sont mesurés.

Leçon 3 • Techniques avancées de pipeline

Passe en revue les concepts d'émission superscalaire, d'exécution dans le désordre et d'exécution spéculative. Ces techniques étendent le parallélisme au niveau des instructions d'un pipeline unique et motivent les sujets avancés d'architecture à venir.

Leçon 4 • Aléas de données et acheminement

Identifie les aléas RAW, WAR et WAW et les résout via des chemins d'acheminement et des arrêts. La résolution des aléas est essentielle pour maintenir une exécution correcte dans tous les processeurs pipeline.

Leçon 1 • Analyse des performances du cache

Applique la formule AMAT pour quantifier les contributions de la pénalité d'échec, du taux d'échec et du temps d'accès. L'analyse quantitative guide les décisions architecturales pour les hiérarchies de cache multi-niveaux.

Leçon 2 • Politiques de remplacement et d'écriture

Évalue le remplacement LRU, FIFO et aléatoire ainsi que les politiques d'écriture directe et de réécriture. Le choix de la politique affecte significativement le taux d'échec, la bande passante et la complexité de la cohérence.

Leçon 3 • Organisation et mappage du cache

Couvre les structures de cache à correspondance directe, associative par ensemble et totalement associative. La politique de mappage détermine le taux d'accès et la complexité matérielle pour une charge donnée.

Leçon 4 • Présentation des technologies mémoire

Compare la SRAM, la DRAM, la mémoire flash et le stockage magnétique en termes de vitesse, de densité et de coût. Les compromis technologiques expliquent pourquoi une hiérarchie est nécessaire et comment chaque niveau est utilisé.

Leçon 1 • Accès direct à la mémoire

Conçoit des contrôleurs DMA qui transfèrent des données entre la mémoire et les périphériques sans implication du CPU. Le DMA augmente considérablement la bande passante d'E/S pour les périphériques de transfert par blocs.

Leçon 2 • Principes fondamentaux de l'interface d'E/S

Couvre les E/S mappées en mémoire et mappées sur des ports, les registres de périphériques et le polling. Ces fondamentaux établissent comment le logiciel communique avec les périphériques matériels.

Leçon 3 • Architecture et protocoles de bus

Analyse les protocoles de bus synchrones et asynchrones, l'arbitrage et les limites de bande passante. La conception du bus détermine le débit de données maximal entre tous les composants du système.

Leçon 4 • Normes d'interconnexion modernes

Passe en revue les interconnexions série point à point, la topologie PCIe et les concepts de réseau sur puce. Les interconnexions modernes remplacent les bus partagés pour répondre aux demandes de bande passante des systèmes multi-cœurs.