Cours d'architecture des ordinateurs

Leçon 1 • Logique séquentielle et machines d'état

Présente les bascules, les registres et les machines à états finis qui emmagasinent et séquencent l'information. Fait le pont entre la logique combinatoire et le concept d'état du processeur.

Leçon 2 • Architectures de Von Neumann et Harvard

Compare les deux modèles architecturaux dominants qui régissent la façon dont les instructions et les données sont stockées et extraites. Prépare le terrain pour les discussions sur les jeux d'instructions et la mémoire.

Leçon 3 • Histoire et évolution de l'informatique

Retrace l'évolution de l'informatique, des calculateurs mécaniques aux processeurs modernes, en établissant les raisons des décisions architecturales. Fournit un contexte historique pour chaque concept présenté par la suite.

Leçon 4 • Systèmes de numération et représentation des données

Explique les formats de nombres binaires, octaux, hexadécimaux et signés utilisés à l'intérieur des processeurs. Initie les étudiants à la façon dont toutes les données sont physiquement codées.

Leçon 1 • Types d'instructions et opérations

Catégorise les instructions arithmétiques, logiques, de transfert de données, de contrôle de flux et spéciales. Montre comment la couverture des opérations affecte les capacités du compilateur et du programmeur.

Leçon 2 • Rôles et classification des ISA

Définit ce qu'une ISA spécifie et comment les philosophies RISC et CISC diffèrent dans leurs objectifs de conception. Établit le vocabulaire utilisé dans les chapitres sur la conception des processeurs.

Leçon 3 • Notions de base de la programmation en langage d'assemblage

Traduit les concepts ISA en codage d'assemblage pratique, renforçant la connaissance du format des instructions et des modes d'adressage. Fournit une base pratique avant l'étude de la microarchitecture.

Leçon 4 • Formats d'instructions et codage

Couvre les formats d'instructions à longueur fixe, variable et hybride ainsi que leur impact sur la complexité du décodage. Fait le lien entre les choix de codage et l'efficacité du pipeline.

Leçon 1 • Banque de registres et mémoire de données

Explique l'organisation de la banque de registres, les ports de lecture/écriture et l'interfaçage de la mémoire de données dans le chemin de données. Fait le lien entre les éléments de stockage et le flux d'exécution des instructions.

Leçon 2 • Analyse des performances de la conception à cycle unique

Mesure la période d'horloge, le CPI et le débit du processeur à cycle unique, exposant son inefficacité. Motive les techniques de pipeline présentées dans le chapitre suivant.

Leçon 3 • Conception de l'unité de contrôle

Dérive les signaux de contrôle des champs de code opération à l'aide de tables de vérité et de la minimisation logique. Montre comment l'unité de contrôle orchestre chaque composant du chemin de données par instruction.

Leçon 4 • Conception et fonctionnement de l'UAL

Construit des unités arithmétiques et logiques supportant l'addition, la soustraction et les opérations bit à bit avec détection de retenue et de débordement. Ancre la conception du chemin de données dans un matériel concret.

Leçon 1 • Aléas structurels et conflits de ressources

Examine les conflits de ressources provenant de la mémoire partagée et des unités fonctionnelles et les résout par duplication ou ordonnancement. Complète la taxonomie des aléas pour la conception de pipelines.

Leçon 2 • Aléas de données et anticipation

Identifie les aléas RAW, WAR et WAW et les résout via des chemins d'anticipation et l'insertion d'interlocks. Démontre comment l'anticipation élimine la plupart des pénalités d'aléas de données.

Leçon 3 • Techniques de pipeline avancées

Étend le pipeline de base à des pipelines plus profonds, au superpipeline et à la gestion des exceptions dans un pipeline. Prépare les étudiants aux concepts d'exécution superscalaire et dans le désordre.

Leçon 4 • Principes fondamentaux du pipeline

Présente le modèle de pipeline à cinq étages et explique comment le chevauchement des instructions augmente le débit. Établit les limites des étages et les registres inter-étages.

Leçon 1 • Technologies de mémoire principale et de stockage

Décrit l'organisation de la DRAM, les variantes de SDRAM et les caractéristiques des dispositifs de stockage, y compris les SSD. Complète le tableau de la hiérarchie, du cache au stockage persistant.

Leçon 2 • Optimisation de la performance du cache

Applique les techniques de pré-extraction, les caches victimes, le premier mot critique et les optimisations du compilateur pour réduire les pénalités d'échec. Quantifie l'amélioration à l'aide de l'analyse AMAT.

Leçon 3 • Organisation et mappage du cache

Couvre les organisations de cache à correspondance directe, associative par ensemble et totalement associative, ainsi que leurs implications sur le taux de succès. Fait le lien entre la politique de mappage et la complexité et les performances du matériel.

Leçon 4 • Principes de la hiérarchie mémoire

Explique la localité de référence, les niveaux de hiérarchie et le compromis coût-capacité-vitesse qui guide la conception de la hiérarchie. Encadre toutes les discussions ultérieures sur le cache et la mémoire.

Leçon 1 • VLIW et parallélisme ordonnancé par le compilateur

Compare les approches VLIW pilotées par le compilateur et les approches OOO centrées sur le matériel pour l'exploitation du ILP. Évalue la densité de code, la compatibilité binaire et la complexité de l'ordonnancement.

Leçon 2 • Algorithme de Tomasulo et stations de réservation

Explique le renommage de registres via les stations de réservation et comment l'algorithme de Tomasulo permet l'exécution dans le désordre. Résout dynamiquement les aléas WAR et WAW.

Leçon 3 • Tampon de réorganisation et exceptions précises

Présente le tampon de réorganisation pour valider les résultats dans l'ordre tout en exécutant dans le désordre. Assure une sémantique d'exception précise dans les processeurs OOO.

Leçon 4 • Concepts de parallélisme au niveau des instructions

Définit le ILP, les dépendances vraies et fausses, et les limites théoriques de l'exécution parallèle des instructions. Établit la motivation pour les conceptions superscalaires et OOO.

Leçon 1 • Réseaux d'interconnexion

Évalue les topologies de bus, crossbar, maillage, tore et fat-tree pour la latence, la bande passante et le coût. Fait le lien entre la conception du réseau et les limites d'évolutivité des multiprocesseurs.

Leçon 2 • Architectures GPU et parallélisme de données

Examine la conception des multiprocesseurs en flux GPU, l'exécution des warps et la hiérarchie mémoire pour les charges de travail parallèles aux données. Compare l'optimisation du débit du GPU avec l'optimisation de la latence du CPU.

Leçon 3 • Protocoles de cohérence de cache

Explique le problème de cohérence dans les systèmes à mémoire partagée et implémente les protocoles d'écoute et à répertoire. Fait le lien entre le choix du protocole et l'évolutivité ainsi que le surcoût de trafic.

Leçon 4 • Taxonomie du calcul parallèle

Classifie les architectures parallèles à l'aide de la taxonomie de Flynn et distingue les modèles SIMD, MIMD et hybrides. Fournit un cadre pour évaluer toutes les conceptions de systèmes parallèles.

Leçon 1 • Intégration sur système sur puce

Examine la conception de SoC intégrant CPU, GPU, contrôleurs mémoire et E/S sur une seule puce. Évalue l'interconnexion sur puce, les domaines d'alimentation et les compromis de conception.

Leçon 2 • E/S programmées, pilotées par interruption et DMA

Compare les modes de transfert par scrutation, par interruption et par DMA en termes d'utilisation du CPU et de débit. Montre quand chaque mode est approprié pour différentes vitesses de périphérique.

Leçon 3 • Principes fondamentaux des systèmes d'E/S

Définit les caractéristiques des périphériques d'E/S, les taux de transfert et le rôle des contrôleurs dans l'abstraction du matériel. Établit les métriques de performance des E/S utilisées dans tout le chapitre.

Leçon 4 • Architecture et protocoles de bus

Analyse les conceptions de bus synchrones et asynchrones, les schémas d'arbitrage et les limitations de bande passante. Fait le lien entre la conception du bus et les contraintes de performance au niveau du système.