Cours électronique numérique

Leçon 1 • Fondamentaux de l'algèbre de Boole

Présente les variables booléennes, les axiomes et les théorèmes pour la simplification logique. Fournit le cadre mathématique pour la conception et la réduction des circuits logiques.

Leçon 2 • Portes logiques et tables de vérité

Examine les types de portes standard, leurs symboles et la construction des tables de vérité. Relie les expressions booléennes abstraites aux implémentations physiques de portes.

Leçon 3 • Systèmes de numération et conversions

Couvre les systèmes binaire, octal et hexadécimal et les méthodes de conversion inter-bases. Établit le langage numérique utilisé dans toute l'analyse des circuits numériques.

Leçon 4 • Simplification par tableau de Karnaugh

Enseigne les règles de regroupement des tableaux de Karnaugh pour minimiser les expressions Somme-de-Produits et Produit-de-Sommes. Réduit systématiquement le nombre de portes et la complexité du circuit.

Leçon 1 • Encodeurs et décodeurs

Explique les encodeurs de priorité, les décodeurs binaires et les pilotes d'affichage à sept segments. Relie la logique d'encodage aux applications réelles d'affichage et de décodage d'adresses.

Leçon 2 • Multiplexeurs et démultiplexeurs

Couvre le fonctionnement des MUX/DEMUX, le contrôle des lignes de sélection et l'implémentation de fonctions à l'aide de multiplexeurs. Démontre le routage de données comme un outil logique universel.

Leçon 3 • Analyse temporelle des circuits combinatoires

Analyse le délai de propagation, les glitchs et le timing du chemin critique dans les réseaux combinatoires. Prépare les apprenants à respecter les contraintes de timing dans les conceptions réelles.

Leçon 4 • Comparateurs et convertisseurs de code

Conçoit des comparateurs de magnitude et des circuits de conversion de code pour le BCD et le code Gray. Renforce la méthodologie de conception booléenne avec des circuits pratiques de traitement de données.

Leçon 1 • Registres et registres à décalage

Conçoit des registres de chargement parallèle et des registres à décalage série/parallèle pour le stockage et le déplacement de données. Relie les réseaux de bascules aux circuits pratiques de gestion de données.

Leçon 2 • Bascules déclenchées par front

Couvre les bascules D, JK, T et SR avec déclenchement par front et entrées de preset/clear. Fournit les primitives de mémorisation de base pour toute conception de circuit séquentiel.

Leçon 3 • Verrous et éléments de mémoire de base

Introduit les verrous SR, D et commandés comme circuits bistables fondamentaux. Établit comment la rétroaction crée un stockage d'état stable dans les systèmes numériques.

Leçon 4 • Distribution d'horloge et contraintes temporelles

Examine le skew d'horloge, la gigue et les règles de conception synchrone pour des circuits séquentiels fiables. Garantit que les apprenants appliquent la discipline temporelle à toutes les conceptions cadencées.

Leçon 1 • Vérification et simulation des MEF

Vérifie la correction des MEF à travers des diagrammes temporels, des formes d'onde de simulation et une analyse de couverture d'états. Renforce la confiance dans la correction de la conception avant l'implémentation.

Leçon 2 • Concepts des MEF et diagrammes d'états

Définit les états, les transitions, les entrées et les sorties pour les modèles de Mealy et Moore. Établit le cadre formel pour toute spécification de comportement séquentiel.

Leçon 3 • Dérivation de la logique d'état suivant et de sortie

Dérive les équations booléennes d'état suivant et de sortie à partir des tables d'états en utilisant les tableaux de Karnaugh. Produit la logique combinatoire qui pilote les entrées et sorties des bascules.

Leçon 4 • Encodage d'état et sélection de la bascule

Applique les stratégies d'encodage binaire, Gray et one-hot et sélectionne les types de bascules appropriés. Relie le choix d'encodage à la complexité du circuit et à la performance temporelle.

Leçon 1 • Conception de l'unité fonctionnelle de l'UAL

Intègre les unités d'addition, logique et de décalage avec des multiplexeurs de sélection de fonction dans une UAL complète. Démontre comment les opérations arithmétiques et logiques partagent les ressources matérielles.

Leçon 2 • Représentation en virgule flottante et opérations

Explique les formats simple et double précision IEEE 754, les modes d'arrondi et l'addition FP de base. Introduit le matériel à virgule flottante comme extension des unités arithmétiques entières.

Leçon 3 • Techniques de multiplication binaire

Implémente les architectures de multiplication par décalage et addition, encodage de Booth et additionneurs en arbre pour la multiplication binaire. Étend les compétences de conception arithmétique aux opérations multi-cycles et pipeline.

Leçon 4 • Architectures d'additionneurs rapides

Compare les topologies d'additionneurs à retenue anticipée, à sélection de retenue et prefixes pour l'optimisation de la vitesse. S'appuie sur les additionneurs à propagation de retenue pour obtenir des unités arithmétiques hautes performances.

Leçon 1 • Extension de mémoire et interfaçage

Conçoit l'expansion en largeur de mot et en espace d'adressage en utilisant plusieurs puces mémoire. Couvre le décodage de sélection de puce et le timing de bus pour un interfaçage mémoire fiable.

Leçon 2 • Architecture de la mémoire Flash

Examine les réseaux de cellules flash NOR et NAND, les blocs d'effacement et les principes d'usure uniforme. Relie la technologie flash à la conception de stockage embarqué et de disques SSD.

Leçon 3 • Types de ROM et programmation

Couvre les structures et méthodes de programmation des ROM masquées, PROM, EPROM et EEPROM. Établit les options de stockage non volatil pour les applications embarquées et de tables de correspondance.

Leçon 4 • RAM statique et dynamique

Compare les cellules SRAM à six transistors avec les cellules DRAM à condensateur pour la vitesse et la densité. Explique les cycles de rafraîchissement, le timing d'accès et les signaux de contrôle de lecture/écriture.

Leçon 1 • Saisie de conception basée sur HDL

Introduit la syntaxe VHDL et Verilog pour décrire la logique combinatoire et séquentielle. Relie les langages de description matérielle à l'implémentation sur dispositif programmable.

Leçon 2 • Synthèse, placement et routage

Parcourt les étapes de synthèse, de mappage technologique, de placement et de routage dans le flux de conception FPGA. Prépare les apprenants à générer et vérifier les fichiers de bitstream pour la programmation du dispositif.

Leçon 3 • Architecture et configuration des CPLD

Couvre les blocs logiques des CPLD, les matrices d'interconnexion et le stockage de configuration non volatile. Étend les concepts des PAL à des dispositifs programmables plus grands et plus complexes.

Leçon 4 • Architecture des PAL et PLA

Explique les réseaux AND-OR programmables, les cartes de fusibles et les macrocells de sortie dans les dispositifs PAL/PLA. Fournit la base pour comprendre toutes les structures logiques programmables.

Leçon 1 • Architectures de bus et interconnexions

Couvre les topologies d'interconnexion à bus partagé, point à point et crossbar pour la communication entre sous-systèmes. Connecte les blocs de mémoire, de processeur et de périphérique en un système cohérent.

Leçon 2 • Vérification fonctionnelle et structurelle

Applique la simulation, la vérification formelle et la vérification d'équivalence pour valider la correction de la conception. Garantit que le circuit implémenté correspond à la spécification comportementale.

Leçon 3 • Conception au niveau transfert de registres

Décrit les systèmes comme des paires de chemin de données et unité de contrôle en utilisant la notation RTL et les machines d'états. Fournit la couche d'abstraction entre les portes logiques et l'architecture au niveau système.

Leçon 4 • Procédures de prototypage et de mise en service

Guide la mise en service du prototype FPGA, le sondage par analyseur logique et les cycles de débogage itératifs. Prépare les apprenants à passer des conceptions vérifiées de la simulation au matériel physique.